去年11月回来,我们报告说,SK Hynix已开发并部署其 第一个DDR5 DRAM.. 快进到现在,我们也知道SK Hynix最近一直在努力 DDR5-6400. DRAM,但今天该公司展示了它计划提供高达DDR5-8400,带有导弹ECC,以及仅1.1伏的工作电压。

通过CPU核心计数与英特尔和AMD之间的激烈战斗升高,专业和现在移动市场,提高吞吐量的需求在议程上很高。通过比较的内存带宽尚未增加,并且在某些级别时,野兽需要喂食。 SK Hynix.在其官方网站上宣布更多技术细节,在完善其DDR5芯片,每芯片的容量可达高达64 GB的能力。

SK Hynix.先前曾在努力 DDR5-6400. DRAM.具有16 GB的16 GB,由32个银行组成,其中8个银行组,与DDR4-3200存储器相比,可用带宽和访问电位双倍。供参考,DDR4使用16 银行有4个银行团体。 改善进入的关键解决方案是突发长度,这增加到16 与DDR4上的8相比。需要考虑的另一个元素是DDR4可以'T通过代理运行操作'令人耳目一新。 DDR5正在使用SBRF(相同的银行刷新功能),这允许系统使用其他银行的能力,而其中一个刷新,这在理论上提高了内存访问可用性。

和我们一样'已经提到,SK Hynix已经在其景点中拥有DDR5-6400,它基于第二代10nm类制造节点。 SK Hynix现在列出了它计划发展到DDR5-8400。与其DDR5-6400 DRAM的方法类似,DDR5-8400需要更多的预测和应用。什么'对SK Hynix有趣'S DDR5-8400是内存库中的跳跃,使用32个银行的DDR5-8400,有8个银行团体。

不仅仅在增加整体内存带宽和DDR4上的访问性能时内容,新的DDR5将运行1.1 V的工作电压。这标志着减少9%而不是DDR4'■操作电压旨在使DDR5更加省电,SK Hynix报告认为,它旨在将每个带宽的功耗降低超过20%的DDR4。

为了提高服务器场景中的性能和提高可靠性,DDR5-8400将使用On-Die ECC(纠错)和ECS(错误检查和擦洗),这是在DDR5生产中的里程碑。这有望降低整体成本,ECS记录存在的任何缺陷并将错误计数发送给主机。这旨在提高透明度,目的是在服务器系统内提供增强的可靠性和可维护性。还集成到DDR5-8400 DRAM的设计中是判定反馈均衡(DFE),旨在在高速运行时消除反射噪声。 SK Hynix指出,这使每个引脚的速度增加了大量。

在上面的图像中,从SK Hynix之间的DDR4和DDR5之间的规范比较, 一个有趣的是要注意的,它提到了DRAM芯片,密度高达64千兆位。我们已经知道DDR5的芯片尺寸为65.22mm²,每个引脚的数据速率为6.4 Gbps,并使用其1Y-NM 4金属DRAM制造过程。 值得注意的是 DDR5-5200 RDIMM我们在11月18日报告,使用16 GB DRAM芯片,报告的进一步范围为32 GB。 SK Hynix旨在将其双倍的密度加倍,以1.1伏特的较低功率为64 GB芯片。  

SK Hynix.,Sugsoo Ryu的DRAM产品规划负责人 stated that:

"在第4个工业革命中,由5G,自主车辆,AI,增强现实(AR),虚拟现实(VR),大数据等应用,DDR5 DRAM可以用于下一代高性能计算和基于AI的数据分析".

SK Hynix.如果仍然按照当前的Coronavirus Covid-19大流行,看起来是在今年晚些时候进入DDR5的大规模生产。

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Source: SK Hynix.

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86评论

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  • 破旧 - 2020年4月3日星期五 - 关联

    1.1V在什么安培? 回复
  • mode_13h. - 2020年4月3日星期五 - 关联

    他们都是。 回复
  • Caedenv. - 2020年4月3日星期五 - 关联

    1.1V但绝对0阻力 回复
  • 破旧 - 2020年4月3日星期五 - 关联

    I'm serious, what'允许一直吹捧较低的电压。 Intel芯片后面曾经在3.3 volts时运行,现在它们以1 volt为100 v,但使用100WATS +。 回复
  • 威利斯936. - 2020年4月3日星期五 - 关联

    //en.wikipedia.org/wiki/Dynamic_frequency_sc... 回复
  • 杜拉德 - 2020年4月3日星期五 - 关联

    DDR4内存大致为0.5欧姆电阻(随着制造,型号,速度等而变化)。电源=电压^ 2 /电阻。因此,在1.2 v,它将使用大致(1.2 v)^ 2 /(0.5欧姆)= 2.88 W电源。

    然后,在1.1V时相同的内存将使用(1.1 V)^ 2 /(0.5欧姆)= 2.42 W电源。在1.2 V时,它使用的功率高于1.1 V.当然,这一切都取决于内存上的负载。使用时它只使用全功率。

    较新的CPU在较低电压上运行,从而大大帮助电源。但是,它们也以平行方式变大。在更多电阻器并联时,整体电阻下降。因此,许多核心芯片可以具有非常低的电阻,并且使用具有更高电压的低核心计数芯片的功率更低。

    但是,由于功率与电压平方一起,因此功率降低最重要的是降压。
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  • InthemidstoftheinbeforecroRoWd. - 2020年4月4日星期六 - 关联

    呃......如果CPU将使用DC(或相当低频时钟)时钟,则对电阻的简化只能保持水。但他们不是'T。电路中的晶体管具有数百或数千MHz的频率。关于电力和功率损耗,频率依赖性成本,如栅极电荷成本,以这种高频率在任何电阻成本上致力于任何电阻成本。

    所以不行。你的假设更多的核心"in parallel"与平行的布线电阻都是错误的,除非您只考虑在几(公斤)赫兹的CPU /切换CPU晶体管的愚蠢场景。越多,晶体管越多。晶体管越多,具有相关的栅极损耗的闸门越多。晶体管的开关频率越高,栅极损耗越高。等等......
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  • Brane2 - 2020年4月4日星期六 - 关联

    动态功耗尺度大致相同,与纯电阻损耗相同。
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  • linumumgeex. - 2020年4月7日星期二 - 关联

    你的意思是动态功耗必须在欧姆授予的限制范围内生活's Law. :-) There'当动态负荷暂时似乎忽略欧姆时,肯定是时刻'S法...即表现出虚构阻抗,而磁场坍塌。但是AC电路永远不会比具有相同电压和电阻的DC绘制更多的电流。 回复
  • linumumgeex. - 2020年4月7日星期二 - 关联

    是的,使用交流电路(任何带信令的AC),公式是电压*充电*频率,而不是电压*电压/电阻

    抗性仍然成为AC电路中的限制因素。如果DRAM模块的电源具有1/2欧姆电阻和1.1V的电源电压,则可以从其中汲取的最大可能的功率仍然是v * v / r = 2.42w。对于您不熟悉基本电子概念的人,谷歌'impedance matching'.
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